Il packaging dei semiconduttori si è evoluto dai tradizionali progetti PCB 1D all'innovativa tecnologia di saldatura ibrida 3D a livello di wafer. Questo progresso consente una spaziatura di interconnessione nell'ordine dei micron, con larghezze di banda fino a 1000 GB/s, mantenendo al contempo un'elevata efficienza energetica. Al centro delle tecnologie avanzate di packaging dei semiconduttori ci sono il packaging 2.5D (in cui i componenti sono posizionati uno accanto all'altro su uno strato intermedio) e il packaging 3D (che prevede l'impilamento verticale dei chip attivi). Queste tecnologie sono cruciali per il futuro dei sistemi HPC.
La tecnologia di packaging 2.5D prevede l'utilizzo di diversi materiali per gli strati intermedi, ognuno con i propri vantaggi e svantaggi. Gli strati intermedi in silicio (Si), inclusi i wafer di silicio completamente passivi e i ponti di silicio localizzati, sono noti per offrire le migliori capacità di cablaggio, rendendoli ideali per l'elaborazione ad alte prestazioni. Tuttavia, sono costosi in termini di materiali e produzione e presentano limitazioni in termini di superficie di packaging. Per mitigare questi problemi, l'uso di ponti di silicio localizzati è in aumento, impiegando strategicamente il silicio laddove la funzionalità di precisione è fondamentale, pur tenendo conto dei vincoli di superficie.
Gli strati intermedi organici, realizzati con plastiche stampate a fan-out, rappresentano un'alternativa più economica al silicio. Hanno una costante dielettrica inferiore, che riduce il ritardo RC nel package. Nonostante questi vantaggi, gli strati intermedi organici faticano a raggiungere lo stesso livello di riduzione delle caratteristiche di interconnessione del package a base di silicio, limitandone l'adozione nelle applicazioni di calcolo ad alte prestazioni.
Gli strati intermedi in vetro hanno suscitato notevole interesse, soprattutto in seguito al recente lancio da parte di Intel di un packaging per veicoli di prova in vetro. Il vetro offre diversi vantaggi, come il coefficiente di dilatazione termica (CTE) regolabile, l'elevata stabilità dimensionale, superfici lisce e piane e la capacità di supportare la produzione di pannelli, rendendolo un candidato promettente per strati intermedi con capacità di cablaggio paragonabili a quelle del silicio. Tuttavia, oltre alle sfide tecniche, il principale svantaggio degli strati intermedi in vetro è l'ecosistema ancora immaturo e l'attuale mancanza di capacità produttiva su larga scala. Con la maturazione dell'ecosistema e il miglioramento delle capacità produttive, le tecnologie basate sul vetro nel packaging dei semiconduttori potrebbero vedere un'ulteriore crescita e adozione.
Nell'ambito della tecnologia di packaging 3D, la saldatura ibrida Cu-Cu senza bump sta diventando una tecnologia innovativa leader. Questa tecnica avanzata consente di ottenere interconnessioni permanenti combinando materiali dielettrici (come SiO₂) con metalli (Cu) incorporati. La saldatura ibrida Cu-Cu può raggiungere spaziature inferiori a 10 micron, tipicamente nell'ordine delle decine di micron, rappresentando un miglioramento significativo rispetto alla tradizionale tecnologia micro-bump, che presenta spaziature di circa 40-50 micron. I vantaggi della saldatura ibrida includono un aumento di I/O, una maggiore larghezza di banda, un migliore impilamento verticale 3D, una migliore efficienza energetica e una riduzione degli effetti parassiti e della resistenza termica grazie all'assenza di riempimento del fondo. Tuttavia, questa tecnologia è complessa da produrre e ha costi più elevati.
Le tecnologie di confezionamento 2.5D e 3D comprendono diverse tecniche di confezionamento. Nel confezionamento 2.5D, a seconda della scelta dei materiali degli strati intermedi, si possono distinguere strati intermedi a base di silicio, a base organica e a base di vetro, come mostrato nella figura sopra. Nel confezionamento 3D, lo sviluppo della tecnologia micro-bump mira a ridurre le dimensioni di spaziatura, ma oggi, adottando la tecnologia di saldatura ibrida (un metodo di connessione diretta Cu-Cu), è possibile ottenere dimensioni di spaziatura a una sola cifra, segnando un progresso significativo nel settore.
**Principali tendenze tecnologiche da tenere d'occhio:**
1. **Aree di strato intermedio più ampie:** IDTechEx aveva precedentemente previsto che, a causa della difficoltà di utilizzare strati intermedi in silicio superiori al limite di dimensioni del reticolo pari a 3 volte, le soluzioni a ponte in silicio 2.5D avrebbero presto sostituito gli strati intermedi in silicio come scelta primaria per il packaging di chip HPC. TSMC è un importante fornitore di strati intermedi in silicio 2.5D per NVIDIA e altri importanti sviluppatori di HPC come Google e Amazon, e l'azienda ha recentemente annunciato la produzione in serie del suo CoWoS_L di prima generazione con un reticolo pari a 3,5 volte. IDTechEx prevede che questa tendenza continuerà, con ulteriori progressi discussi nel suo rapporto che riguarda i principali attori del settore.
2. **Imballaggio a livello di pannello:** L'imballaggio a livello di pannello è diventato un tema di grande interesse, come evidenziato alla Taiwan International Semiconductor Exhibition del 2024. Questo metodo di imballaggio consente l'utilizzo di strati intermedi più grandi e contribuisce a ridurre i costi producendo più pacchetti contemporaneamente. Nonostante il suo potenziale, sfide come la gestione della deformazione devono ancora essere affrontate. La sua crescente importanza riflette la crescente domanda di strati intermedi più grandi e più convenienti.
3. **Strati intermedi in vetro:** Il vetro si sta affermando come un valido materiale candidato per realizzare cablaggi sottili, paragonabili al silicio, con ulteriori vantaggi come un CTE regolabile e una maggiore affidabilità. Gli strati intermedi in vetro sono inoltre compatibili con il packaging a livello di pannello, offrendo la possibilità di realizzare cablaggi ad alta densità a costi più gestibili, il che lo rende una soluzione promettente per le future tecnologie di packaging.
4. **HBM Hybrid Bonding:** Il bonding ibrido 3D rame-rame (Cu-Cu) è una tecnologia chiave per ottenere interconnessioni verticali a passo ultra fine tra i chip. Questa tecnologia è stata utilizzata in diversi prodotti server di fascia alta, tra cui AMD EPYC per SRAM e CPU impilate, nonché la serie MI300 per l'impilamento di blocchi CPU/GPU su die I/O. Si prevede che il bonding ibrido svolgerà un ruolo cruciale nei futuri progressi di HBM, in particolare per gli stack di DRAM con più di 16 o 20 strati di Hi.
5. **Dispositivi ottici co-packaged (CPO):** Con la crescente domanda di maggiore throughput dati ed efficienza energetica, la tecnologia di interconnessione ottica ha guadagnato notevole attenzione. I dispositivi ottici co-packaged (CPO) stanno diventando una soluzione chiave per migliorare la larghezza di banda I/O e ridurre il consumo energetico. Rispetto alla tradizionale trasmissione elettrica, la comunicazione ottica offre diversi vantaggi, tra cui una minore attenuazione del segnale su lunghe distanze, una ridotta sensibilità alla diafonia e una larghezza di banda significativamente maggiore. Questi vantaggi rendono i CPO la scelta ideale per sistemi HPC ad alta intensità di dati ed elevata efficienza energetica.
**Mercati chiave da tenere d'occhio:**
Il mercato principale che guida lo sviluppo delle tecnologie di packaging 2.5D e 3D è senza dubbio il settore del calcolo ad alte prestazioni (HPC). Questi metodi di packaging avanzati sono cruciali per superare i limiti della Legge di Moore, consentendo di integrare più transistor, memoria e interconnessioni in un singolo package. La decomposizione dei chip consente inoltre un utilizzo ottimale dei nodi di processo tra diversi blocchi funzionali, ad esempio separando i blocchi di I/O dai blocchi di elaborazione, migliorando ulteriormente l'efficienza.
Oltre al calcolo ad alte prestazioni (HPC), si prevede che anche altri mercati cresceranno grazie all'adozione di tecnologie di packaging avanzate. Nei settori 5G e 6G, innovazioni come le antenne di packaging e le soluzioni chip all'avanguardia plasmeranno il futuro delle architetture delle reti di accesso wireless (RAN). Anche i veicoli autonomi ne trarranno vantaggio, poiché queste tecnologie supportano l'integrazione di suite di sensori e unità di calcolo per elaborare grandi quantità di dati, garantendo al contempo sicurezza, affidabilità, compattezza, gestione energetica e termica e un ottimo rapporto costi-benefici.
L'elettronica di consumo (inclusi smartphone, smartwatch, dispositivi AR/VR, PC e workstation) si concentra sempre di più sull'elaborazione di una maggiore quantità di dati in spazi più piccoli, nonostante una maggiore attenzione ai costi. Il packaging avanzato dei semiconduttori svolgerà un ruolo chiave in questa tendenza, sebbene i metodi di packaging possano differire da quelli utilizzati nell'HPC.
Data di pubblicazione: 07-10-2024