Il packaging dei semiconduttori si è evoluto dai tradizionali design PCB 1D al bonding ibrido 3D all'avanguardia a livello di wafer. Questo progresso consente una spaziatura tra le interconnessioni nell'ordine di pochi micron, con larghezze di banda fino a 1000 GB/s, mantenendo al contempo un'elevata efficienza energetica. Al centro delle tecnologie avanzate di packaging dei semiconduttori si trovano il packaging 2.5D (in cui i componenti sono posizionati uno accanto all'altro su uno strato intermedio) e il packaging 3D (che prevede l'impilamento verticale dei chip attivi). Queste tecnologie sono cruciali per il futuro dei sistemi HPC.
La tecnologia di packaging 2.5D prevede l'utilizzo di diversi materiali per gli strati intermedi, ognuno con i propri vantaggi e svantaggi. Gli strati intermedi in silicio (Si), inclusi i wafer di silicio completamente passivi e i ponti di silicio localizzati, sono noti per le loro eccellenti capacità di cablaggio, che li rendono ideali per il calcolo ad alte prestazioni. Tuttavia, presentano costi elevati in termini di materiali e produzione e sono soggetti a limitazioni di area. Per ovviare a questi problemi, si sta diffondendo l'utilizzo di ponti di silicio localizzati, che impiegano strategicamente il silicio laddove la funzionalità fine è fondamentale, tenendo conto al contempo dei vincoli di area.
Gli strati intermedi organici, realizzati con plastiche stampate a ventaglio, rappresentano un'alternativa più economica al silicio. Hanno una costante dielettrica inferiore, che riduce il ritardo RC nel package. Nonostante questi vantaggi, gli strati intermedi organici faticano a raggiungere lo stesso livello di riduzione delle caratteristiche di interconnessione del packaging a base di silicio, limitandone l'adozione nelle applicazioni di calcolo ad alte prestazioni.
Gli strati intermedi in vetro hanno suscitato un notevole interesse, soprattutto in seguito al recente lancio da parte di Intel di un packaging per veicoli di test basato sul vetro. Il vetro offre diversi vantaggi, come il coefficiente di dilatazione termica (CTE) regolabile, l'elevata stabilità dimensionale, le superfici lisce e piane e la capacità di supportare la produzione di pannelli, il che lo rende un candidato promettente per gli strati intermedi con capacità di cablaggio paragonabili al silicio. Tuttavia, oltre alle sfide tecniche, il principale svantaggio degli strati intermedi in vetro è l'ecosistema ancora immaturo e l'attuale mancanza di capacità produttiva su larga scala. Con la maturazione dell'ecosistema e il miglioramento delle capacità produttive, le tecnologie basate sul vetro nel packaging dei semiconduttori potrebbero registrare un'ulteriore crescita e adozione.
Nell'ambito della tecnologia di packaging 3D, il bonding ibrido Cu-Cu senza bump si sta affermando come una tecnologia innovativa di punta. Questa tecnica avanzata realizza interconnessioni permanenti combinando materiali dielettrici (come il SiO2) con metalli incorporati (Cu). Il bonding ibrido Cu-Cu può raggiungere spaziature inferiori a 10 micron, tipicamente nell'ordine di pochi micron, rappresentando un miglioramento significativo rispetto alla tradizionale tecnologia micro-bump, che presenta spaziature di circa 40-50 micron. I vantaggi del bonding ibrido includono un aumento degli I/O, una maggiore larghezza di banda, un migliore impilamento verticale 3D, una maggiore efficienza energetica e una riduzione degli effetti parassiti e della resistenza termica grazie all'assenza di riempimento dal basso. Tuttavia, questa tecnologia è complessa da produrre e presenta costi più elevati.
Le tecnologie di packaging 2.5D e 3D comprendono diverse tecniche di confezionamento. Nel packaging 2.5D, a seconda della scelta dei materiali dello strato intermedio, si possono distinguere strati intermedi a base di silicio, a base organica e a base di vetro, come mostrato nella figura precedente. Nel packaging 3D, lo sviluppo della tecnologia micro-bump mira a ridurre le dimensioni di spaziatura, ma oggi, grazie all'adozione della tecnologia di bonding ibrido (un metodo di connessione diretta Cu-Cu), è possibile ottenere dimensioni di spaziatura a una sola cifra, segnando un significativo progresso nel settore.
**Principali tendenze tecnologiche da tenere d'occhio:**
1. **Aree di strato intermedio più ampie:** IDTechEx aveva precedentemente previsto che, a causa della difficoltà di realizzare strati intermedi di silicio che superassero il limite di dimensione del reticolo 3x, le soluzioni di bridge in silicio 2.5D avrebbero presto sostituito gli strati intermedi di silicio come scelta principale per il packaging dei chip HPC. TSMC è un importante fornitore di strati intermedi di silicio 2.5D per NVIDIA e altri importanti sviluppatori HPC come Google e Amazon, e l'azienda ha recentemente annunciato la produzione di massa della sua prima generazione di CoWoS_L con una dimensione del reticolo 3.5x. IDTechEx prevede che questa tendenza continuerà, con ulteriori progressi discussi nel suo rapporto che copre i principali attori.
2. **Confezionamento a livello di pannello:** Il confezionamento a livello di pannello è diventato un punto focale significativo, come evidenziato al Taiwan International Semiconductor Exhibition del 2024. Questo metodo di confezionamento consente l'utilizzo di strati intermedi più grandi e contribuisce a ridurre i costi producendo più pacchetti simultaneamente. Nonostante il suo potenziale, è ancora necessario affrontare sfide come la gestione della deformazione. La sua crescente importanza riflette la crescente domanda di strati intermedi più grandi e più convenienti.
3. **Strati intermedi in vetro:** Il vetro si sta affermando come un materiale promettente per la realizzazione di cablaggi sottili, paragonabili a quelli del silicio, con ulteriori vantaggi quali il coefficiente di dilatazione termica (CTE) regolabile e una maggiore affidabilità. Gli strati intermedi in vetro sono inoltre compatibili con il packaging a livello di pannello, offrendo la possibilità di realizzare cablaggi ad alta densità a costi più contenuti, il che lo rende una soluzione promettente per le future tecnologie di packaging.
4. **HBM Hybrid Bonding:** Il bonding ibrido rame-rame (Cu-Cu) 3D è una tecnologia chiave per ottenere interconnessioni verticali a passo ultra-fine tra i chip. Questa tecnologia è stata utilizzata in diversi prodotti server di fascia alta, tra cui AMD EPYC per SRAM e CPU impilate, nonché la serie MI300 per l'impilamento di blocchi CPU/GPU su die I/O. Si prevede che il bonding ibrido svolgerà un ruolo cruciale nei futuri progressi dell'HBM, soprattutto per stack DRAM che superano i 16 o 20 strati.
5. **Dispositivi ottici co-confezionati (CPO):** Con la crescente domanda di maggiore velocità di trasmissione dati ed efficienza energetica, la tecnologia di interconnessione ottica ha riscosso notevole attenzione. I dispositivi ottici co-confezionati (CPO) stanno diventando una soluzione chiave per migliorare la larghezza di banda I/O e ridurre il consumo energetico. Rispetto alla trasmissione elettrica tradizionale, la comunicazione ottica offre diversi vantaggi, tra cui una minore attenuazione del segnale su lunghe distanze, una ridotta sensibilità alla diafonia e una larghezza di banda significativamente maggiore. Questi vantaggi rendono i CPO una scelta ideale per i sistemi HPC ad alta intensità di dati ed efficienti dal punto di vista energetico.
**Mercati chiave da tenere d'occhio:**
Il mercato principale che traina lo sviluppo delle tecnologie di packaging 2.5D e 3D è senza dubbio il settore del calcolo ad alte prestazioni (HPC). Questi metodi di packaging avanzati sono fondamentali per superare i limiti della Legge di Moore, consentendo di integrare un maggior numero di transistor, memorie e interconnessioni all'interno di un singolo package. La scomposizione dei chip permette inoltre un utilizzo ottimale dei nodi di processo tra i diversi blocchi funzionali, ad esempio separando i blocchi di I/O dai blocchi di elaborazione, migliorando ulteriormente l'efficienza.
Oltre al calcolo ad alte prestazioni (HPC), si prevede che anche altri mercati registreranno una crescita grazie all'adozione di tecnologie di packaging avanzate. Nei settori 5G e 6G, innovazioni come il packaging delle antenne e soluzioni di chip all'avanguardia plasmeranno il futuro delle architetture di rete di accesso wireless (RAN). Anche i veicoli a guida autonoma ne trarranno vantaggio, poiché queste tecnologie supportano l'integrazione di suite di sensori e unità di elaborazione per processare grandi quantità di dati, garantendo al contempo sicurezza, affidabilità, compattezza, gestione energetica e termica ed economicità.
L'elettronica di consumo (inclusi smartphone, smartwatch, dispositivi AR/VR, PC e workstation) si concentra sempre più sull'elaborazione di maggiori quantità di dati in spazi ridotti, nonostante la crescente attenzione ai costi. Il packaging avanzato dei semiconduttori giocherà un ruolo chiave in questa tendenza, sebbene i metodi di packaging possano differire da quelli utilizzati nell'HPC (High-Performance Computing).
Data di pubblicazione: 7 ottobre 2024